삼성전자, 로직 반도체도 수직으로 쌓는다...3D 트랜지스터 첫 구현

업계 최소 42nm 게이트 피치 구현...VLSI 베스트페이퍼 선정

집적도 한계 수직 적층으로 돌파...AI·HPC 칩 성능 개선 기대

삼성전자 반도체 클린룸 모습 [사진=삼성전자]

삼성전자가 로직 반도체의 집적도 한계를 수직 적층 기술로 돌파했다. 메모리 반도체에서 활용하던 적층 개념을 로직 반도체 트랜지스터에 적용해 단위 면적당 집적도를 높이는 새로운 구조를 구현한 것이다.

17일 삼성전자에 따르면 삼성전자 반도체연구소는 이달 미국에서 열린 반도체 학회 VLSI 심포지엄에서 업계 최소 크기의 수직 적층 트랜지스터인 3D Stacked FET를 처음 구현했다고 발표했다. 해당 논문은 2026 VLSI 심포지엄 베스트페이퍼로 선정됐다.

VLSI 심포지엄은 IEDM, ISSCC와 함께 세계 3대 반도체 학회로 꼽힌다. 전 세계 반도체 전문가들이 차세대 소자와 공정 기술을 발표하는 자리다. 삼성전자의 이번 성과는 미세화 한계에 직면한 로직 반도체의 새 구조를 제시했다는 점에서 학계와 업계의 주목을 받았다.

이번 기술의 핵심은 기존에 평면으로 배치하던 트랜지스터를 위아래로 쌓은 것이다. 삼성전자는 각 층에 나노시트 채널 3개를 적용해 전류가 흐르는 통로를 넓혔다. 또 위아래 트랜지스터가 전기적으로 간섭하지 않도록 중간 절연층을 개발했다.

반도체 업계는 그동안 트랜지스터를 더 작게 만드는 방식으로 성능을 높여왔다. 그러나 소자 간격이 줄어들수록 절연층도 얇아져 전기적 간섭 문제가 커진다. 수평 방향 미세화만으로는 더 이상 집적도를 끌어올리기 어려워진 셈이다.

삼성전자는 이 한계를 수직 적층으로 풀었다. 트랜지스터를 위아래로 쌓으면 같은 면적에 더 많은 소자를 넣을 수 있다. 이론적으로 단위 면적당 집적도가 2배 증가하는 효과가 있다. 낸드플래시의 V낸드와 D램의 HBM이 수직 적층으로 면적 한계를 돌파한 것처럼 로직 반도체에도 같은 방향의 기술 전환이 시작된 것이다.

게이트 간격도 줄였다. 이번 논문 발표 전까지 업계 최소 게이트 피치는 48nm였다. 삼성전자 연구팀은 이를 42nm까지 낮추며 새로운 기준을 제시했다. 게이트 피치는 트랜지스터 하나의 가로 크기를 나타내는 지표다. 값이 작을수록 같은 면적에 더 많은 트랜지스터를 넣을 수 있다.

삼성전자는 이번 구조가 AI와 고성능컴퓨팅(HPC)용 차세대 로직 반도체에 적합하다고 보고 있다. 수직 적층 구조를 적용하면 같은 면적 안에 들어가는 트랜지스터 수가 늘어 전력 효율도 개선된다. 기존 공정 세대 전환에서 성능 개선 폭이 통상 15% 안팎인 것과 달리 수직 적층은 이론적으로 성능을 100% 끌어올릴 수 있다는 설명이다.

전력 효율도 핵심이다. AI 반도체는 더 많은 연산을 더 낮은 전력으로 처리해야 한다. 데이터센터 전력 부담이 커지는 상황에서 칩 면적과 전력 효율을 동시에 개선할 수 있는 소자 구조는 차세대 로직 반도체 경쟁의 중요한 변수가 될 수 있다.

삼성전자 반도체연구소 Logic TD팀 권욱현 마스터는 뉴스룸 인터뷰에서 "42nm 게이트 간격은 트랜지스터 하나의 가로 크기를 나타낸다"며 "당사 논문이 발표되기 전까지 업계 최소 크기는 48nm였고 당사가 발표한 42nm는 현재까지 산업계에서 세계 최초로 구현한 세계 최소 크기의 트랜지스터"라고 설명했다.

연구팀은 이번 성과를 실제 제품화를 위한 출발점으로 보고 있다. 권 마스터는 "이번 연구는 로직 제품을 구성하는 가장 기본 단위인 n형·p형 트랜지스터를 수직으로 적층한 것"이라며 "건축으로 비유하면 벽돌을 만든 것"이라고 말했다. 그는 향후 링 오실레이터와 SRAM 등 실제 회로 구현으로 후속 연구를 이어가겠다고 밝혔다.

삼성전자는 이번 연구를 통해 로직 반도체의 경쟁 축이 수평 미세화에서 수직 적층으로 확장될 가능성을 제시했다. AI 반도체와 HPC 칩 경쟁이 심화되는 가운데 더 작은 면적에서 더 높은 성능과 전력 효율을 구현하는 기술력이 차세대 공정 경쟁의 핵심으로 떠오르고 있다.