"화웨이, '타오 칩' 최대 약점 발열문제 해결...3나노급 조만간 공개"

화웨이 자료사진 [사진=로이터·연합]

중국의 대형 IT 기업인 화웨이(華爲)가 지난 5월 제시한 '타오(τ)의 법칙'의 치명적 약점으로 지목되던 발열문제를 해결했다는 주장이 나왔다.

미국의 제재로 인해 반도체 공정 핵심 장비인 EUV(극자외선) 노광기의 중국 반입이 불가능한 상황에서, 화웨이는 EUV 노광기 없이 '타오의 법칙'을 이용해 5년 내에 1.4나노 성능의 반도체를 만들어 내겠다는 비전을 발표한 바 있다. 타오의 법칙은 회로 선폭을 줄이지 않는 대신 로직 폴딩 설계를 적용해 집적도를 증가시킨다는 개념이다. 다만 로직 폴딩 설계를 하면 발열 문제가 발생할 것이라는 지적이 나왔다. 

화웨이 반도체 사업부 사장인 허팅보(何庭波)는 4일 중국과학원 산하 논문 사전공개 플랫폼 차이나카이브(ChinaXiv)에 '타오의 법칙' 관련 개정 논문을 올렸다고 상하이증권보가 7일 전했다. 허팅보 사장은 지난 5월 25일 첫 논문을 발표하고 7월에 2차 개정판을 낸 데 이어 넉 달 안에 세 번째로 논문을 개정했다. 

논문은 로직 폴딩 기술이 칩의 전력 소모와 발열에 미치는 영향을 집중적으로 설명하며 '기린(麒麟)2026' 칩의 실측 데이터를 근거로 제시했다. 기존 통념은 활성 트랜지스터를 수직으로 더 많이 쌓으면 단위 면적당 전력 밀도가 높아져 발열 부담이 커진다는 것이었다. 하지만 논문은 기린2026 테스트 결과 트랜지스터 밀도 상승이 전력 소모 증가로 반드시 이어지지는 않았다고 밝혔다. 논문에 따르면 기린2026은 트랜지스터 밀도가 55% 높아졌는데도 동일 성능 조건에서 신경망 처리 장치(NPU), 그래픽 처리 장치(GPU), 중앙 처리 장치(CPU) 성능 코어의 전력 소모가 각각 66%, 58%, 41% 줄었다. 

허 사장은 칩의 에너지 소모 대부분이 트랜지스터의 연산 과정이 아니라 칩 내부에서 데이터와 신호가 오가는 전송 과정에서 발생한다고 설명했다. 로직폴딩은 평면상으로 길게 이어지던 배선을 상하층 간 짧은 수직 연결로 바꿔 신호 전달 경로를 단축하고 상호연결 커패시턴스와 에너지 소모를 낮춘다는 것이다. 다만 논문은 로직폴딩 채택 자체가 저전력을 보장하지는 않는다고 언급했다. 

화웨이의 로직폴딩 기술이 적용된 첫 번째 칩은 기린 2026이다. 기린 2026은 기존의 평면적인 2D 논리 설계를 단층에서 2층 구조로 확장하는 방식의 로직 폴딩을 적용했다. 기린 2026은 올해 가을 출시될 화웨이의 플래그십 스마트폰인 메이트 90 시리즈에 탑재될 것으로 예상되고 있다. 기린 2026은 기존의 7나노 공정으로 제작되지만 그 성능은 3나노 급일 것이라는 관측도 제기되고 있다.